Laporan Akhir Modul 2 - Percobaan 1
4. Prinsip Kerja Rangkaian
[Daftar]
Input Clock J-K Flip-Flop IC 74112 bersifat active low sehingga inputnya akan berubah saat logika input CLOCK 0.
Input S dan R merupakan input asingkron flip-flop. Input S dan R beroperasi secara independen. Jika S berlogika 1 dan R berlogika 0 maka flip-flop berada dalam mode operasi Asynchronous reset yang menghasilkan output Q dan Q' berlogika 0 dan 1. Jika S berlogika 0 dan R berlogika 1 maka flip-flop berada dalam mode operasi Asynchronous set yang menghasilkan output Q dan Q' berlogika 1 dan 0. Jika S berlogika 0 dan R berlogika 0 maka flip-flop berada dalam mode operasi Prohibited(larangan) yang menghasilkan output Q dan Q' berlogika 1 dan 1.
Input J dan K Flip-Flop dihubungkan ke VCC sehingga selalu mendapat logika 1. Hal ini dilakukan agar Flip-Flop bekerja dengan mode operasi Toggle dimana outputnya berlawanan dengan output sebelumnya, counter beroperasi pada flip-flop dengan mode Toggle.
Pada saat CLOCK belum aktif (masih berlogika 1) maka semua output Q akan berlogika 0 dan semua output Q' berlogika 1. Pin Q' yang berlogika 1 masing-masing ic dihubungkan ke input CLOCK Flip-Flop setelahnya sehingga masing-masing CLOCK berlogika 1. Pada kondisi ini semua LED tidak aktif.
Saat CLOCK aktif pertama kali (logika 0) maka akan memicu perubahan kondisi output, karena pin J dan K U1:A berlogika 1 maka output akan berlawanan (toggle) Q akan berlogika 1 dan Q' berlogika 0 pada U1:A. Sementara itu pada U1:B karena CLOCK diinputkan dari Q' yang berlogika 0 maka outputnya toggle sehingga Q berlogika 1 dan Q' berlogika 0 pada U1:B, begitu juga dengan U2:A dan U2:B sehingga output semua Q berlogika 1111. Pada kondisi ini semua LED aktif merepresentasikan angka 0.
Saat CLOCK aktif kedua kali maka akan kembali memicu perubahan kondisi output, karena pin J dan K U1:A berlogika 1 maka output toggle sehingga Q berlogika 0 dan Q' berlogika 1 pada U1:A. Sementara itu pada U1:B karena CLOCK diinputkan dari Q' yang berlogika 1 maka disini tidak ada perubahan output. Sementara itu pada U2:A karena sebelumnya U1:B tidak mengalami perubahan output maka disini juga tidak ada perubahan pada outputnya, begitu juga dengan U2:B sehingga input untuk ABCD berlogika 0111. Pada kondisi ini hanya LED 1 yang tidak aktif merepresentasikan angka 1.
Pergantian kondisi logika output ini terus bergantian seiring perubahan logika CLOCK pada saat aktif rendah, begitu juga seterusnya hingga mencapai hitungan ke-15 dan selanjutnya kembali direset ke hitungan ke-0(awal).
Tabel Kebenaran JK Flip-Flop
Input S dan R merupakan input asingkron flip-flop. Input S dan R beroperasi secara independen. Jika S berlogika 1 dan R berlogika 0 maka flip-flop berada dalam mode operasi Asynchronous reset yang menghasilkan output Q dan Q' berlogika 0 dan 1. Jika S berlogika 0 dan R berlogika 1 maka flip-flop berada dalam mode operasi Asynchronous set yang menghasilkan output Q dan Q' berlogika 1 dan 0. Jika S berlogika 0 dan R berlogika 0 maka flip-flop berada dalam mode operasi Prohibited(larangan) yang menghasilkan output Q dan Q' berlogika 1 dan 1.
Input J dan K Flip-Flop dihubungkan ke VCC sehingga selalu mendapat logika 1. Hal ini dilakukan agar Flip-Flop bekerja dengan mode operasi Toggle dimana outputnya berlawanan dengan output sebelumnya, counter beroperasi pada flip-flop dengan mode Toggle.
Pada saat CLOCK belum aktif (masih berlogika 1) maka semua output Q akan berlogika 0 dan semua output Q' berlogika 1. Pin Q' yang berlogika 1 masing-masing ic dihubungkan ke input CLOCK Flip-Flop setelahnya sehingga masing-masing CLOCK berlogika 1. Pada kondisi ini semua LED tidak aktif.
Saat CLOCK aktif pertama kali (logika 0) maka akan memicu perubahan kondisi output, karena pin J dan K U1:A berlogika 1 maka output akan berlawanan (toggle) Q akan berlogika 1 dan Q' berlogika 0 pada U1:A. Sementara itu pada U1:B karena CLOCK diinputkan dari Q' yang berlogika 0 maka outputnya toggle sehingga Q berlogika 1 dan Q' berlogika 0 pada U1:B, begitu juga dengan U2:A dan U2:B sehingga output semua Q berlogika 1111. Pada kondisi ini semua LED aktif merepresentasikan angka 0.
Saat CLOCK aktif kedua kali maka akan kembali memicu perubahan kondisi output, karena pin J dan K U1:A berlogika 1 maka output toggle sehingga Q berlogika 0 dan Q' berlogika 1 pada U1:A. Sementara itu pada U1:B karena CLOCK diinputkan dari Q' yang berlogika 1 maka disini tidak ada perubahan output. Sementara itu pada U2:A karena sebelumnya U1:B tidak mengalami perubahan output maka disini juga tidak ada perubahan pada outputnya, begitu juga dengan U2:B sehingga input untuk ABCD berlogika 0111. Pada kondisi ini hanya LED 1 yang tidak aktif merepresentasikan angka 1.
Pergantian kondisi logika output ini terus bergantian seiring perubahan logika CLOCK pada saat aktif rendah, begitu juga seterusnya hingga mencapai hitungan ke-15 dan selanjutnya kembali direset ke hitungan ke-0(awal).
Tabel Kebenaran JK Flip-Flop
5. Video Rangkaian
[Daftar]
6. Analisa
[Daftar]
1. Analisa percobaan output dari JK Flip-Flop kedua, ketiga, dan keempat, apa beda dengan JK Flip-Flop 1?
Jawab:
Pada FF pertama logika output akan berubah setelah 1 siklus CLOCK. Pada FF kedua logika output akan berubah setelah siklus 2 CLOCK atau setelah 1 siklus FF pertama karena FF kedua menunggu inputan clock dari Q' FF pertama. Pada FF ketiga logika output akan berubah setelah siklus 4 CLOCK atau setelah 1 siklus FF kedua karena FF ketiga menunggu inputan clock dari Q' FF kedua. Pada FF keempat logika output akan berubah setelah siklus 8 CLOCK atau setelah 1 siklus FF ketiga karena FF keempat menunggu inputan clock dari Q' FF ketiga.
2. Jelaskan pengaruh JK Flip-Flop pada rangkaian percobaan 1, dan bandingkan dengan RS Flip-Flop pada TP sebelumnya.
Jawab:
JK Flip-Flop pada percobaan 1 memiliki mode operasi Toggle dimana outputnya belawanan dari output sebelumnya sedangkan pada RS FF tidak ada mode operasi Toggle. Jika pada JK FF input J dan K hanya perlu logika 1 untuk menciptakan kondisi toggle sedangkan pada RS FF input R dan S harus memiliki logika berlawanan 01 atau 10 agar outputnya berlawanan. JK FF lebih cocok untuk dijadikan sebagai counter karena memiliki kondisi toggle sedangkan RS FF tidak cocok.
Jawab:
2. Jelaskan pengaruh JK Flip-Flop pada rangkaian percobaan 1, dan bandingkan dengan RS Flip-Flop pada TP sebelumnya.
Jawab:
JK Flip-Flop pada percobaan 1 memiliki mode operasi Toggle dimana outputnya belawanan dari output sebelumnya sedangkan pada RS FF tidak ada mode operasi Toggle. Jika pada JK FF input J dan K hanya perlu logika 1 untuk menciptakan kondisi toggle sedangkan pada RS FF input R dan S harus memiliki logika berlawanan 01 atau 10 agar outputnya berlawanan. JK FF lebih cocok untuk dijadikan sebagai counter karena memiliki kondisi toggle sedangkan RS FF tidak cocok.