Laporan Akhir Modul 1 - Percobaan 4
4. Prinsip Kerja Rangkaian
[Daftar]
Input Clock J-K Flip-Flop IC 74112 bersifat active low sehingga inputnya akan berubah saat logika input 0. Sedangkan Input Clock D Flip-Flop IC 7474 bersifat active high sehingga inputnya akan berubah saat logika input 1.
Input S dan R merupakan input asingkron flip-flop. Input S dan R beroperasi secara independen. Jika S berlogika 1 dan R berlogika 0 maka flip-flop berada dalam mode operasi Asynchronous reset yang menghasilkan output Q dan Q' berlogika 0 dan 1. Jika S berlogika 0 dan R berlogika 1 maka flip-flop berada dalam mode operasi Asynchronous set yang menghasilkan output Q dan Q' berlogika 1 dan 0. Jika S berlogika 0 dan R berlogika 0 maka flip-flop berada dalam mode operasi Prohibited(larangan) yang menghasilkan output Q dan Q' berlogika 1 dan 1.
Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 0, Clock J-K berlogika 1, K berlogika 0, D berlogika 0, dan Clock D berlogika 0. Output Q dan Q' J-K Flip-Flop berlogika 0 dan 1 karena jika input J-K berlogika (0,0) maka flip-flop berada dalam mode hold dimana disini output berlogika (0,1). Sedangkan Output Q dan Q' D Flip-Flop berlogika 0 dan 1 karena input D berlogika 0.
Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 0, Clock J-K berlogika 1, K berlogika 1, D berlogika 1, dan Clock D berlogika 1. Output Q dan Q' J-K Flip-Flop berlogika 0 dan 1 karena jika input J-K berlogika (0,1) maka flip-flop berada dalam mode reset dimana output akan berlogika (0,1). Sedangkan Output Q dan Q' D Flip-Flop berlogika 1 dan 0 karena input D berlogika 1.
Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K berlogika 1, K berlogika 0, D berlogika 0 atau 1, dan Clock D berlogika 0. Output Q dan Q' J-K Flip-Flop berlogika 1 dan 0 karena jika input J-K berlogika (1,0) maka flip-flop berada dalam mode set dimana output akan berlogika (1,0). Sedangkan Output Q dan Q' D Flip-Flop berlogika 0 dan 1.
Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K berlogika 1, K berlogika 1, D tidak dihubungkan, dan Clock D tidak dihubungkan. Output Q dan Q' J-K Flip-Flop berlogika 0 dan 1 karena jika input J-K berlogika (1,1) maka flip-flop berada dalam mode toggle dimana output akan berbalik sehingga berlogika (0,1).
- Koneksi Input :
- B0 = R
- B1 = S
- B2 = J
- B3 = Clock J-K
- B4 = K
- B5 = D
- B6 = Clock D
Input Clock J-K Flip-Flop IC 74112 bersifat active low sehingga inputnya akan berubah saat logika input 0. Sedangkan Input Clock D Flip-Flop IC 7474 bersifat active high sehingga inputnya akan berubah saat logika input 1.
Input S dan R merupakan input asingkron flip-flop. Input S dan R beroperasi secara independen. Jika S berlogika 1 dan R berlogika 0 maka flip-flop berada dalam mode operasi Asynchronous reset yang menghasilkan output Q dan Q' berlogika 0 dan 1. Jika S berlogika 0 dan R berlogika 1 maka flip-flop berada dalam mode operasi Asynchronous set yang menghasilkan output Q dan Q' berlogika 1 dan 0. Jika S berlogika 0 dan R berlogika 0 maka flip-flop berada dalam mode operasi Prohibited(larangan) yang menghasilkan output Q dan Q' berlogika 1 dan 1.
Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 0, Clock J-K berlogika 1, K berlogika 0, D berlogika 0, dan Clock D berlogika 0. Output Q dan Q' J-K Flip-Flop berlogika 0 dan 1 karena jika input J-K berlogika (0,0) maka flip-flop berada dalam mode hold dimana disini output berlogika (0,1). Sedangkan Output Q dan Q' D Flip-Flop berlogika 0 dan 1 karena input D berlogika 0.
Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 0, Clock J-K berlogika 1, K berlogika 1, D berlogika 1, dan Clock D berlogika 1. Output Q dan Q' J-K Flip-Flop berlogika 0 dan 1 karena jika input J-K berlogika (0,1) maka flip-flop berada dalam mode reset dimana output akan berlogika (0,1). Sedangkan Output Q dan Q' D Flip-Flop berlogika 1 dan 0 karena input D berlogika 1.
Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K berlogika 1, K berlogika 0, D berlogika 0 atau 1, dan Clock D berlogika 0. Output Q dan Q' J-K Flip-Flop berlogika 1 dan 0 karena jika input J-K berlogika (1,0) maka flip-flop berada dalam mode set dimana output akan berlogika (1,0). Sedangkan Output Q dan Q' D Flip-Flop berlogika 0 dan 1.
Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K berlogika 1, K berlogika 1, D tidak dihubungkan, dan Clock D tidak dihubungkan. Output Q dan Q' J-K Flip-Flop berlogika 0 dan 1 karena jika input J-K berlogika (1,1) maka flip-flop berada dalam mode toggle dimana output akan berbalik sehingga berlogika (0,1).
5. Video Rangkaian
[Daftar]
6. Analisa
[Daftar]
Bandingkan hasil percobaan dengan teori (dengan melihat tabel kebenaran).
Jawab:
Hasil percobaan pada tabel memberikan hasil yang sama dengan dengan tabel kebenaran pada J-K Flip-Flop dan D Flip-Flop.
Tabel Percobaan
JK Flip-Flop
D Flip-Flop
Jawab:
Hasil percobaan pada tabel memberikan hasil yang sama dengan dengan tabel kebenaran pada J-K Flip-Flop dan D Flip-Flop.
Tabel Percobaan
JK Flip-Flop
D Flip-Flop
